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EDA行業及這三大EDA工具廠商你了解多少?
時間:2017-03-07 09:21 發布者:admin

纸牌二八杠规则 www.ipgvf.com 去年11月份,全球三大EDA工具軟件廠商巨頭之一的Mentor Graphics被西門子以45億美元現金方式收購,引起業內不少關注。今天,三大巨頭之一的Cadence發布了業界首款已通過產品流片的第三代并行仿真平臺Xcelium。然而,你是不是不知道EDA在IC設計中有多重要,你是不是對EDA行業及這三大EDA工具廠商還不夠了解??賜暌韻履諶菽憔兔靼琢?。

■ Cadence發布新仿真平臺

今天, Cadence公司發布了業界首款已通過產品流片的第三代并行仿真平臺Xcelium??;詼嗪瞬⑿性慫慵際?,Xcelium? 可以顯著縮短片上系統(SoC)面市時間。

較Cadence上一代仿真平臺,Xcelium? 單核版本性能平均可提高2倍,多核版本性能平均可提高5倍以上。Cadence?Xcelium仿真平臺已經在移動、圖像、服務器、消費電子、物聯網(IoT)和汽車等多個領域的早期用戶中得到了成功應用,并通過產品流片驗證。

Cadence是一個專門從事電子設計自動化(EDA)的軟件公司,由SDA Systems和ECAD兩家公司于1988年兼并而成。是全球最大的電子設計技術(Electronic DesignTechnologies)、程序方案服務和設計服務供應商。其解決方案旨在提升和監控半導體、計算機系統、網絡工程和電信設備、消費電子產品以及其它各類型電子產品的設計。

產品涵蓋了電子設計的整個流程,包括系統級設計,功能驗證,IC綜合及布局布線,模擬、混合信號及射頻IC設計,全定制集成電路設計,IC物理驗證,PCB設計和硬件仿真建模等。 其總部位于美國加州圣何塞(San Jose),在全球各地設有銷售辦事處、設計及研發中心。2016年,Cadence被《財富》雜志評為“全球年度最適宜工作的100家公司”。

■ 什么是EDA工具?

EDA是IC電子行業必備的設計工具軟件,是IC產業鏈最上游的子行業。Cadence、Synopsys、Mentor Graphics是EDA工具軟件廠商全球三大巨頭。去年11月份,Mentor Graphics被西門子以45億美元現金方式的收購。

EDA工具是電子設計自動化(ElectronicDesignAutomation)的簡稱,是從計算機輔助設計(CAD)、計算機輔助制造(CAM)、計算機輔助測試(CAT)和計算機輔助工程(CAE)的概念發展而來的。利用EDA工具,工程師將芯片的電路設計、性能分析、設計出IC版圖的整個過程交由計算機自動處理完成。

由于上世紀六十七年代,集成電路的復雜程度相對偏低,這使得工程師可以依靠手工完成集成電路的設計、布線等工作。但隨著集成電路越來越復雜,完全依賴手工越來越不切實際,工程師們只好開始嘗試將設計過程自動化,在1980年卡弗爾.米德和琳.康維發表的論文《超大規模集成電路系統導論》提出了通過編程語言來進行芯片設計的新思想,加上集成電路邏輯仿真、功能驗證的工具的日益成熟,使得工程師們可以設計出集成度更高且更加復雜的芯片。

1986年,硬件描述語言Verilog問世,Verilog語言是現在最流行的高級抽象設計語言。1987年,VHDL在美國國防部的資助下問世。這些硬件描述語言的問世助推了集成電路設計水平的提升。隨后,根據這些語言規范產生的各種仿真系統迅速被推出,這使得設計人員可對設計的芯片進行直接仿真。隨著技術的進步,設計項目可以在構建實際硬件電路之前進行仿真,芯片布線布局對人工設計的要求和出錯率也不斷降低。

時至今日,盡管所用的語言和工具仍然不斷在發展,但是通過編程語言來設計、驗證電路預期行為,利用工具軟件綜合得到低抽象級物理設計的這種途徑,仍然是數字集成電路設計的基礎。一位從事CPU設計的工程師表示,“在沒有EDA工具之前,搞電路要靠人手工,對于大規模集成電路有上億晶體管的設計用手工簡直是不可為的??梢運滌辛薊DA工具,才有了超大規模集成電路設計的可能”。

■ 聽ARM和ST怎么說?

Cadence公司發布業界首款已通過產品流片的第三代并行仿真平臺Xcelium?。ARM和ST都發表了自己的看法。

“不論是ARM還是我們的合作伙伴,交付產品以達到客戶預期的能力,不可避免的需要快速和嚴格的驗證環節,”ARM公司技術服務產品部總經理Hobson Bullman說,“Xcelium并行仿真平臺對于基于ARM的SoC設計,在門級仿真獲得4倍的性能提升,在RTL仿真獲得5倍的性能提升?;謖廡┙峁?,我們期待Xcelium可以幫助我們更快和更可靠的交付最復雜SOC,”

“針對智能汽車和工業物聯網應用中復雜的28nm FD-SOI SoC和ASIC設計,快速和可擴展的仿真是滿足嚴苛開發周期的關鍵!” 意法半導體公司CPU團隊經理Francois Oswald說到,“我們使用CadenceXcelium并行仿真平臺,在串行模式DFT仿真中得到8倍的速度提升,所以數字和混合信號SoC驗證團隊選擇Xcelium作為標準的仿真解決方案。”

■ Xcelium仿真平臺具備哪些優勢呢?

多核仿真,優化運行時間,加快項目進度。第三代Xcelium仿真平臺源于收購Rocketick公司帶來的技術,是業內唯一正式發布的基于產品流片的并行仿真平臺。利用Xcelium可顯著縮短執行時間,在寄存器傳輸級(RTL)仿真可平均提速3倍,門級仿真可提高5倍,DFT仿真可提高 10倍,節約項目時間達數周至數月。

應用廣泛:Xcelium仿真平臺支持多種最新設計風格和IEEE標準,使工程師無需重新編碼即可提升性能。

使用方便:Xcelium仿真平臺的編譯流程將設計與驗證測試環境代碼分配至最優引擎,并自動選取最優CPU內核數目,提高執行速度。

采用多項專利技術提高生產力(申請中):優化整個SoC驗證時間的新技術包括:為達到快速驗證收斂的SystemVerilog Testbench覆蓋率和多核并行編譯。

“在設計開發高質量新產品時,驗證通常是最耗費成本和時間的環節,”Cadence公司高級副總裁兼數字簽核事業部和系統驗證事業部總經理AnirudhDevgan博士表示。“Xcelium仿真平臺、JasperGold?Apps、Palladium? Z1企業級仿真平臺和Protium? S1 FPGA原型驗證平臺共同構成了市場上最強大的驗證產品套件,幫助工程師加快設計創新的步伐。”

全新Xcelium仿真平臺是Cadence驗證套件家族的新成員,繼承Cadence的創新傳統,并全面符合Cadence系統設計實現(SDE)戰略,該戰略的宗旨是幫助系統和半導體設計公司有效的開發更完整、更具競爭力的終端產品。該驗證套件(Cadence Verification Suite)包含最先進的核心引擎技術,采用多種驗證架構技術及解決方案,幫助客戶優化設計質量,提高生產力,滿足不同應用和垂直領域的驗證需求。

Cadence同時發布Protium S1 FPGA原型驗證平臺——Cadence驗證產品家族的新成員,原型驗證時間縮短最高達50%。

■ 關于Cadence,知乎上有這些討論

1、初學Cadence IC的小白應該在哪些論壇或者社交平臺提問?

知乎網友薛矽推薦:

官方的:Forums - - Cadence Technology Forums

國外論壇:The Designer's Guide Community Forum、Forumfor Electronics

國內論壇:中國電子頂級開發網論壇、國內頂級電子論壇,最活躍的電子工程師交流社區

書本的話早一點的有何樂年的《模擬集成電路設計與仿真》

新出的如:《CMOS模擬集成電路設計與仿真實例――基于Cadence ADE》

2、synopsys,mentorgraphic和cadence這三家公司對比?各方面有什么差別?

知乎網友Forever snow回答:

● 公司基本情況

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● 公司業務

EDA公司業務相似,可以分為以下幾塊 :1 、Total solution。 包括模擬,數字前端、后端、dft、signoff一整套工具。 2 、AdvancedIP/Library。例如DDR、PCIe、Flash等。 3 、Customersupport and training。

● 按照EDA工具來進行對比

*模擬仿真與版圖:CadenceVirtuoso平臺目前使用最為廣泛。

*數字前端: RTL仿真-- Synopsys的VCS。Mentor的Modelsim。 綜合SynopsysDesign complier占主導地位。Cadence也有相應產品Genus。

*數字后端: Synopsys的ICC/ICC2與Cadence的EDI/Innovus業內使用最多。其中上一代工具ICC要比EDI有更多的客戶群,而新一代的Innovus有趕超ICC2的趨勢。Mentor的Olympus,使用客戶很少。

*DFT:BSCAN--Mentor的BSDArchit,Sysnopsy的BSD CompilerMBIST--Mentor的MBISTArchitect 和Tessent mbist ATPG--Mentor的TestKompress 和Synopsys TetraMAX Scan chain--Synopsys 的DFTcompiler

*Signoff:Timing--Synopsys PT占主導地位。Cadence tempus也有一部分客戶在用。 Physical-- MentorCalibre占主導地位。Synopsys的ICV,Cadence的PVS也有占小部分份額。

小結:Cadence的優勢在于模擬設計和數字后端。 Synopsys的優勢在于數字前端、數字后端和PT signoff。 Mentor的優勢是Calibre signoff和DFT。

國內員工福利 Cadence國內主要在上海,北京。薪資屬于業界中上,有5%的補充公積金。年假15天,病假12天。每年有兩次左右的teambuilding,還有機會去美國總部培訓。(每年還有5天志愿者假,可以去參加公司或者社會上的志愿者活動。) Synopsys應屆生工資比Cadence稍高,有5%的補充公積金。應屆畢業生年假18天,應該是國內IC界年假最多的! Mentor國內人數較少。

■ 全球三大EDA軟件巨頭眼里的芯片設計挑戰

Cadence認為:軟件對半導體公司來說是個新挑戰,因為他們傳統只設計硬件,現在還要設計軟件。為此,Cadence把新的EDA轉型稱作EDA360。EDA360希望幫助半導體公司解決三個層次的問題:1,系統實現,包括早期的軟件開發,系統級的驗證和糾錯;2, SoC(系統芯片)實現,幫助客戶去解決SoC中像reware的問題等底層軟件的開發,以及與器件相關的軟件開發;3, 芯片實現層次,主要解決傳統問題,包括低功耗等。

盡管Cadence擁有從IC設計到PCB(印制電路板)、系統設計一整套平臺,但還需要整個產業的合作,諸如IP供應商、IP(知識產權)和設計服務公司、代工廠、與硬件相關的軟件,這其中還包括了Cadence的EDA同行們。

Mentor認為,當芯片設計規模越來越大、未來有望達到400億晶體管時,為了克服大規模IC的設計挑戰,有四方面的重要技術。

第一,硬件仿真技術(emulation)。是使用硬件的解決方案來提高IC設計、驗證的效率。這從邏輯學上看是非常有趣的一件事——用硬件來設計硬件,就像機器人自己在設計一個人一樣。我們大幅度地使用硬件來提高整個驗證的效能。

第二,系統設計。現在CPU核大量被使用在現在的SoC設計當中,像ARM核、MIPS核等等,通過軟硬件協同仿真技術,可以大幅提高系統設計的效率。首先對于這些CPU的指令集進行建模,之后我們就不需要讓CPU在進行系統級仿真時使用比較耗時的RTL仿真,我們可以對一些常用的商用處理器進行CPU的指令集建模。這樣就可以大幅地提高設計效率:首先,我們提高了整個系統級驗證仿真的效能,其次,可以提早讓軟件進行開發,因為這等于我們可以直接在EDA平臺上先把產品原型實現。這樣軟件可以提早在這個平臺上進行開發。而且EDA平臺可以提高偵錯能力,這是傳統硬件原型無法達到的。因為軟硬件協同的功能可以讓系統時鐘停下來,這時當軟件有Bug時很容易去糾錯,也能輕易知道到底是哪個CPU、哪條指令導致硬件和軟件的問題。

第三,物理設計與驗證。Mentor的Calibre平臺已經向自動布局布線流程和物理驗證流程整合,這樣可以大幅提高后面物理驗證的速度。

第四,ESA(嵌入式軟件自動化)的機遇。從EDA設計及之后的流片/制造來看,事實上盡管晶體管數量越做越大,但芯片的制造和研發成本卻沒有大幅提高,反而是軟件開發的成本在上升,例如iPhone手機上有越來越多的應用程序。如何加快軟件開發的速度,以及如何能夠減少軟件的開發成本?Mentor的ESA愿景是解決這方面的問題。

Synopsys指出,從國際上來看,設計挑戰是:設計成本越來越高,而且最大的成本支出來自軟件和認證,需要EDA供應商和代工廠一起來解決。二是從芯片設計到仿真、驗證再到流片,軟件和驗證的時間占了流程大一大半,需要著力提升效率。三是低功耗設計。中國大陸IC設計業面臨著三個挑戰:需要好的IP,上市時間更快,成本更低。

有人擔心IP用多了,fabless公司可能會淪為組裝公司。IP年營業額2.5億美元的Synopsys認為,實際上,整個系統怎么去驗證等也很重要,只有該項目的設計人員才知道這個芯片到底要實現什么樣的功能,才可做好驗證;另外,軟硬件協同驗證等方面也很復雜,因為現在整個系統在一塊芯片(SoC)上了。再有,這五年將發生一個變化:最近Conexant(科勝訊公司)推出的一款芯片有一百萬行軟件代碼,但fabless設計該芯片大概沒有一百萬行的RTL(寄存器傳送級)代碼,所以芯片的軟件比硬件更復雜。但這些芯片里的軟件不是外面的應用軟件公司所做,而是芯片廠商自己做的。

■ 寫在后面

EDA是IC 設計必需的、也是最重要的武器。隨著IC設計復雜度的提升,新工藝的發展,EDA行業有非常大的發展空間。EDA行業需求的人才主要是工具軟件開發人才,工藝及器件背景的工程師、熟悉IC設計流程的工程師、數學專業人才、應用及技術支持人和銷售類人才,就業面相對窄,但穩定性非常高。你對EDA行業了解多少呢?歡迎在評論區留言。

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